半導体実装技術の進歩により、チップ内に集積化されるトランジスタ数は数十億に達し、さらにアナログ・RF・ディジタル混載のシステム・オン・チップやMEMSなど、LSIの大規模化・多機能化は進展し続けている。また、動作周波数の高速化と製造プロセスの微細化は、寄生容量・抵抗・インダクタンスによる信号配線遅延の影響や製造ばらつきの問題を顕在化させ、トランジスタ・レベルでの物理設計とその解析検証技術の重要性が増大している。本研究室では、半導体チップ・チップを搭載するパッケージ・それらを搭載する高密度実装基板（PCB/PWB）の物理設計を支援するための設計支援ソフトウェアの研究開発を行っている。
キーワード：
- CAD(Computer-Aided Design)/CAE(Computer-Aided Engineering)ソフトウェアの研究
- Electronics Design Automation（電子設計自動化）ソフトウェアの研究開発
- シグナル／パワーインテグリティ検証システムに関する研究
- および上記に関連する要素アルゴリズムに関する研究
半導体パッケージ・高密度実装基板のシミュレーションモデルの作成
パッケージ・ボードにおける配線を含めた詳細なシミュレーションのためには、対象となる構造物を高精度にモデル化する必要がある。モデル化の方法はシミュレーションの種類により異なり、電磁界シミュレーションを適用する場合は解析領域を有限要素メッシュなどの非構造格子やFDTD法のYeeセルなどの構造格子に分割する必要がある。一方、回路シミュレーションを適用する場合には、対象構造物を等価回路に落とし込む必要がある。本研究では、電磁界シミュレーションと回路シミュレーションの両者について、そのモデル化手法の研究開発を行っている。
＊電磁界シミュレーション向けモデリングツール
CADデータの表示
CADデータのFDTDシミュレーション向けボクセル化
電源・GNDプレーンの要素分割
＊回路シミュレーション向けモデリングツール
パワーインテグリティ検証用電源系モデリングの例
